ภายในงานแข่งขันระดับโลกเพื่อพัฒนาเทคโนโลยีการบรรจุและการผลิตชิปขั้นสูง

ปัญหาที่เกิดขึ้นจริงในอุตสาหกรรมเซมิคอนดักเตอร์เริ่มยากที่จะมองข้าม นั่นคือ การสร้างชิปที่ล้ำสมัยไม่ได้หมายถึงแค่การพิมพ์ทรานซิสเตอร์ให้มีขนาดเล็กลงเท่านั้น ตัวเร่งความเร็ว AI ที่ล้ำสมัยอาจพลาดเป้าหมายด้านประสิทธิภาพ ต้นทุน หรือการส่งมอบได้ หากหน่วยความจำแบนด์วิดท์สูงไม่สามารถวางไว้ใกล้กับวงจรตรรกะได้มากพอ หากตัวเชื่อมต่อมีขนาดใหญ่หรือราคาแพงเกินไป หากอัตราผลผลิตของแพ็คเกจต่ำ หรือหากโรงงานประกอบขั้นสูงตั้งอยู่ไกลจากโรงงานผลิตเวเฟอร์

ด้วยเหตุนี้ การแข่งขันด้านเซมิคอนดักเตอร์ระดับโลกในปี 2026 จึงเป็นการแข่งขันที่เชื่อมโยงกันในสองด้านหลัก ๆ มากขึ้นเรื่อย ๆ ด้านแรกคือการผลิต : ทรานซิสเตอร์แบบเกตอะราวด์, การจ่ายพลังงานด้านหลัง, การพิมพ์หินด้วยแสง EUV, ผลผลิต และกำลังการผลิตในระดับประมาณ 2 นาโนเมตรขึ้นไป ด้านที่สองคือการบรรจุภัณฑ์ขั้นสูง : ชิปเล็ต, ตัวเชื่อมต่อ 2.5 มิติ, การซ้อนภาพ 3 มิติ, การเชื่อมต่อแบบไฮบริด, การรวมหน่วยความจำแบนด์วิดท์สูง, ซับสเตรต, การทดสอบ และการจัดการความร้อน

ความแตกต่างนี้มีความสำคัญ เพราะประเทศหรือบริษัทอาจมีความแข็งแกร่งในระดับหนึ่ง แต่ยังคงต้องพึ่งพาภูมิภาคอื่นอย่างมากในส่วนที่เหลือของระบบ สำหรับลูกค้าที่ซื้อโครงสร้างพื้นฐาน AI สำหรับรัฐบาลที่ให้ทุนสนับสนุนโครงการเซมิคอนดักเตอร์ และสำหรับบริษัทที่วางแผนห่วงโซ่อุปทาน คำถามสำคัญจึงไม่ใช่แค่ “ใครมีโหนดที่เล็กที่สุด” แต่เป็น “ใครสามารถผลิต ผสานรวม ทดสอบ และขยายระบบทั้งหมดได้”

เหตุใดบรรจุภัณฑ์จึงกลายเป็นข้อจำกัดสำคัญอันดับแรกด้านประสิทธิภาพ

เป็นเวลาหลายทศวรรษแล้วที่ความก้าวหน้าของเซมิคอนดักเตอร์มักถูกสรุปด้วยการลดขนาดของทรานซิสเตอร์ ซึ่งยังคงมีความสำคัญอยู่ แต่ในขณะเดียวกัน ปัญญาประดิษฐ์สมัยใหม่และระบบคอมพิวเตอร์ประสิทธิภาพสูงก็กำลังผลักดันขีดจำกัดทางกายภาพอื่นๆ ด้วยเช่นกัน

ข้อจำกัดประการหนึ่งคือขนาดของชิป เครื่องมือการพิมพ์แบบลิโทกราฟีสร้างพื้นที่จำกัด ดังนั้นนักออกแบบจึงไม่สามารถสร้างโปรเซสเซอร์แบบโมโนลิธิกให้มีขนาดใหญ่เกินต้องการได้ ชิปเล็ตจึงเป็นอีกทางเลือกหนึ่ง: แบ่งระบบออกเป็นชิปขนาดเล็กและเชื่อมต่อเข้าด้วยกันด้วยลิงก์ที่มีแบนด์วิดท์สูงมากภายในแพ็คเกจเดียว ข้อจำกัดประการที่สองคือแบนด์วิดท์ของหน่วยความจำ ตัวเร่งความเร็ว AI ต้องการการเคลื่อนย้ายข้อมูลจำนวนมหาศาลระหว่างตรรกะและหน่วยความจำแบนด์วิดท์สูง (HBM) ดังนั้นระยะทาง ความหนาแน่นของการเดินสาย การจ่ายพลังงาน และรูปทรงของแพ็คเกจจึงมีผลโดยตรงต่อประสิทธิภาพของระบบ

ข้อจำกัดประการที่สามคือด้านเศรษฐศาสตร์ ชิปประมวลผลขนาดใหญ่ที่มีเทคโนโลยีล้ำสมัยอาจมีราคาแพงมาก เนื่องจากข้อบกพร่องเพียงเล็กน้อยก็อาจทำให้ซิลิคอนที่มีค่าจำนวนมากเสียหายได้ สถาปัตยกรรมชิปเล็ตช่วยให้นักออกแบบสามารถวางเฉพาะฟังก์ชันที่ต้องการกระบวนการผลิตขั้นสูงจริงๆ ไว้บนโหนดที่มีราคาแพงที่สุด ในขณะที่ใช้โหนดเก่าหรือโหนดเฉพาะทางสำหรับ I/O, อนาล็อก, แคช หรือฟังก์ชันอื่นๆ ข้อเสียคือการบรรจุภัณฑ์จะยากขึ้นมาก

ด้วยเหตุนี้ คำศัพท์ต่างๆ เช่น CoWoS, SoIC, EMIB, Foveros, I-Cube, X-Cube, hybrid bonding, redistribution layers และ silicon bridges จึงปรากฏขึ้นในการสนทนาที่เคยเน้นเฉพาะเรื่องกระบวนการผลิตเป็นหลัก

การแข่งขันด้านการผลิต: การผลิตระดับ 2 นาโนเมตรกำลังกลายเป็นความจริง

TSMC: ขยายขนาด N2 พร้อมผลักดันพลังงานด้านหลังและระบบขนาดใหญ่ขึ้น

TSMC ระบุว่ากระบวนการผลิต N2 ของบริษัทได้เริ่มเข้าสู่การผลิตในปริมาณมากในไตรมาสที่สี่ของปี 2025 ด้วยผลผลิตที่ดี และ N2P และ A16 มีกำหนดจะเริ่มการผลิตในปริมาณมากในช่วงครึ่งหลังของปี 2026 A16 เพิ่มเทคโนโลยี Super Power Rail backside power ของ TSMC สำหรับการออกแบบที่ต้องการการจ่ายพลังงานและการเดินสายที่ซับซ้อน ดูรายงานประจำปี 2025 ของ TSMCและภาพรวมเทคโนโลยี A16 ได้ที่ นี่

ประเด็นสำคัญไม่ได้อยู่ที่ฉลากทางการตลาดที่ติดอยู่กับโหนด โหนดชื่อไม่ใช่ขนาดของทรานซิสเตอร์โดยตรง และไม่สามารถเปรียบเทียบกันได้โดยตรงระหว่างโรงงานผลิตต่างๆ สิ่งที่สำคัญคือ กระบวนการผลิตนั้นสามารถให้ผลผลิต ประสิทธิภาพ กำลังไฟ ความหนาแน่น ความสมบูรณ์ของเครื่องมือออกแบบ และปริมาณการผลิตที่ยอมรับได้สำหรับผลิตภัณฑ์ของลูกค้าจริงหรือไม่

อินเทล: 18A ผสานการออกแบบเกตแบบรอบด้านเข้ากับระบบจ่ายไฟด้านหลัง

อินเทลระบุว่า Intel 18A เริ่มเข้าสู่กระบวนการผลิตในปี 2025 และปัจจุบันกำลังผลิตในปริมาณมากในสหรัฐอเมริกา กระบวนการผลิตนี้เป็นการผสมผสานทรานซิสเตอร์ RibbonFET แบบ gate-all-around เข้ากับระบบจ่ายไฟ PowerVia จากด้านหลัง อินเทลยังรายงานในเดือนมิถุนายน 2026 ว่ารุ่น 18A-P ที่ได้รับการปรับปรุงได้เข้าสู่กระบวนการผลิตแบบทดลองแล้ว ข้อมูลปัจจุบันของบริษัทเกี่ยวกับIntel 18Aแยกแยะสถานะการผลิตจากรุ่นในอนาคต และให้ข้อมูลอ้างอิงทางเทคนิคที่สนับสนุนกระบวนการผลิต

กลยุทธ์ของ Intel นั้นโดดเด่นเป็นพิเศษ เพราะเป็นการผสานการผลิตขั้นต้นเข้ากับฐานการผลิตบรรจุภัณฑ์ขั้นสูงภายในประเทศขนาดใหญ่ ซึ่งมีความสำคัญต่อลูกค้าที่ต้องการให้เทคโนโลยีการผลิต การประกอบ การทดสอบ และภูมิศาสตร์ของห่วงโซ่อุปทานถูกวางแผนเป็นระบบเดียวกัน แทนที่จะเป็นการจัดซื้อแยกส่วน

ซัมซุง: การขยายเทคโนโลยี 2 นาโนเมตรเชื่อมโยงกับหน่วยความจำและบรรจุภัณฑ์

แผนงานการผลิตชิปของ Samsung ใช้เทคโนโลยี gate-all-around และเชื่อมโยงผลิตภัณฑ์ด้านตรรกะเข้ากับธุรกิจหน่วยความจำและแพ็คเกจขั้นสูงของบริษัทมากขึ้นเรื่อยๆ ในผลประกอบการไตรมาสที่สองปี 2026 Samsung กล่าวว่า บริษัทวางแผนที่จะเพิ่มกำลังการผลิตผลิตภัณฑ์มือถือใหม่บนกระบวนการผลิต 2nm รุ่นที่สองในช่วงครึ่งหลังของปี 2026 และรายงานการขยายความร่วมมือด้าน HPC 2nm นอกจากนี้ Samsung และ Broadcom ยังประกาศความร่วมมือในปี 2026 ซึ่งครอบคลุมเทคโนโลยีการผลิตชิป 2nm และต่ำกว่า, HBM และแพ็คเกจขั้นสูง ดูผลประกอบการไตรมาสที่สองปี 2026 ของ Samsungและประกาศความร่วมมือระหว่าง Samsung และ Broadcom ได้ที่นี่

ข้อได้เปรียบเชิงกลยุทธ์ที่ซัมซุงพยายามสร้างนั้นชัดเจน: ตรรกะ หน่วยความจำ และบรรจุภัณฑ์สามารถปรับให้เหมาะสมร่วมกันได้ ความท้าทายก็ชัดเจนเช่นกัน—ลูกค้ายังคงตัดสินโรงงานผลิตชิปจากผลผลิต ความน่าเชื่อถือของกำหนดการ ความพร้อมของระบบนิเวศ และความสามารถในการแข่งขันของระบบที่บรรจุเสร็จแล้ว ไม่ใช่จากแผนงานเพียงอย่างเดียว

Rapidus ของญี่ปุ่น: ความพยายามที่จะกลับเข้าสู่ตลาดเทคโนโลยีตรรกะล้ำสมัยอีกครั้ง

Rapidus กำลังพยายามทำสิ่งที่แตกต่างออกไป นั่นคือการสร้างฐานการผลิตลอจิกชั้นนำในญี่ปุ่นขึ้นใหม่โดยใช้กระบวนการผลิตแบบ gate-all-around ขนาด 2 นาโนเมตร สายการผลิตนำร่อง IIM-1 ในเมืองชิโตเสะเริ่มดำเนินการในเดือนเมษายน 2025 และ Rapidus กล่าวว่าตั้งเป้าไว้ที่การผลิตจำนวนมากในปี 2027 ในเดือนเมษายน 2026 NEDO ของญี่ปุ่นได้อนุมัติแผนงบประมาณประจำปีของ Rapidus ซึ่งครอบคลุมทั้งการพัฒนา front-end 2 นาโนเมตรและการออกแบบและการผลิตชิปเล็ต/แพ็คเกจ Rapidus ยังรายงานต้นแบบ interposer RDL แบบอินทรีย์ขนาด 600 มม. และวางแผนที่จะตรวจสอบกระบวนการผลิตแพ็คเกจ 2.xD และ 3D ที่โรงงาน Rapidus Chiplet Solutions ดู รายละเอียดเพิ่มเติมได้ในรายงานความ คืบหน้าโครงการปีงบประมาณ 2026 ของ Rapidus

นี่เป็นเพียงโครงการการผลิตที่มองไปข้างหน้า ไม่ใช่หลักฐานยืนยันความสำเร็จในการผลิตจำนวนมากในปี 2027 ความแตกต่างนี้มีความสำคัญ: ทรานซิสเตอร์ต้นแบบ สายการผลิตนำร่องที่ใช้งานได้ ชุดพัฒนาผลิตภัณฑ์ (PDK) ที่ใช้งานได้ การผลิตเพื่อลูกค้า ผลผลิต และการผลิตในปริมาณมากอย่างยั่งยืน ล้วนเป็นเป้าหมายที่แยกจากกัน

การแข่งขันด้านบรรจุภัณฑ์: บรรจุภัณฑ์กำลังกลายเป็นส่วนหนึ่งของสถาปัตยกรรมคอมพิวเตอร์

TSMC กำลังขยายเทคโนโลยี CoWoS ให้ก้าวไกลเกินกว่ารูปแบบบรรจุภัณฑ์แบบดั้งเดิม

ตระกูล CoWoS ของ TSMC เป็นหัวใจสำคัญของการออกแบบ AI และ HPC จำนวนมาก เนื่องจากเป็นการรวมวงจรลอจิกและ HBM เข้าไว้ด้วยกันในระบบขนาดใหญ่ที่ใช้ตัวเชื่อมต่อ (interposer) ในงาน North America Technology Symposium ปี 2026 TSMC กล่าวว่ากำลังผลิต CoWoS ขนาด 5.5 reticle และวางแผนที่จะผลิตเวอร์ชันขนาด 14 reticle ในปี 2028 ซึ่งสามารถรวมชิปประมวลผลขนาดใหญ่ได้ประมาณ 10 ตัว และ HBM stack ประมาณ 20 ตัว แผนงานเดียวกันนี้ยังรวมถึงการซ้อน SoIC แบบ 3 มิติ และออปติกแบบ co-packaged ด้วย ดูประกาศของ TSMC ในงาน technology symposium ปี 2026

ความสำคัญอยู่ที่ด้านสถาปัตยกรรม เมื่อพื้นที่ของแพ็คเกจขยายใหญ่ขึ้น นักออกแบบสามารถเพิ่มขนาดการประมวลผลและหน่วยความจำได้โดยไม่ต้องบังคับให้ทุกฟังก์ชันไปอยู่บนชิปขนาดใหญ่เพียงชิ้นเดียว แต่แพ็คเกจที่ใหญ่ขึ้นทำให้การควบคุมการบิดเบี้ยว การเปลี่ยนแปลงอุณหภูมิ คุณภาพของวัสดุรองรับ ความสมบูรณ์ของการเชื่อมต่อ การจ่ายพลังงาน กลยุทธ์การทดสอบ และผลผลิตจากการประกอบทำได้ยากขึ้น

อินเทลกำลังวางเดิมพันกับบริดจ์และการวางซ้อนในแนวตั้ง

กลุ่มผลิตภัณฑ์บรรจุภัณฑ์ของ Intel แก้ปัญหาเดียวกันด้วยชุดส่วนประกอบที่แตกต่างกัน เทคโนโลยี EMIB ฝังสะพานซิลิคอนขนาดเล็กไว้ในพื้นผิวเพื่อเชื่อมต่อชิ้นส่วนในแนวนอน ในขณะที่เทคโนโลยี Foveros รองรับการวางซ้อนในแนวตั้ง Intel กล่าวในเดือนกรกฎาคม 2026 ว่าโรงงานในนิวเม็กซิโกกำลังขยายขนาดบรรจุภัณฑ์ให้มีพื้นที่มากกว่าพื้นที่แผ่นแม่พิมพ์แบบเดิมถึงแปดเท่า และมีแผนจะขยายให้มากกว่า 12 เท่าภายในปี 2028 เทคโนโลยี EMIB-T รุ่นล่าสุดเพิ่ม vias ผ่านซิลิคอนเพื่อปรับปรุงการจ่ายพลังงานและการจัดเส้นทางสำหรับระบบ HBM ที่ต้องการประสิทธิภาพสูง ดูภาพรวมบรรจุภัณฑ์ขั้นสูงของ Intel ปี 2026 ได้ที่ นี่

นี่แสดงให้เห็นว่าเหตุใดเทคโนโลยีการบรรจุภัณฑ์จึงไม่ควรถูกเปรียบเทียบโดยใช้เกณฑ์เดียว ตัวเชื่อมต่อซิลิคอนแบบเต็มรูปแบบ สะพานซิลิคอนแบบฝัง ตัวเชื่อมต่อ RDL และโครงสร้าง 3 มิติแบบไฮบริด ต่างก็มีข้อดีข้อเสียที่แตกต่างกันในด้านแบนด์วิดท์ ต้นทุน พื้นที่บรรจุภัณฑ์ พฤติกรรมทางความร้อน และความซับซ้อนในการผลิต

ซัมซุงกำลังผสานรวมเทคโนโลยี 2.5D, 3D และการรวมหน่วยความจำเข้าด้วยกัน

ซัมซุงนำเสนอเทคโนโลยีการบรรจุภัณฑ์แบบ 2.5 มิติ ทั้งแบบใช้ซิลิคอนอินเตอร์โพเซอร์และบริดจ์ รวมถึงการเรียงซ้อนแบบ 3 มิติ ปัจจุบันวัสดุการรวมระบบแบบเฮเทอโรจีนัสขั้นสูงของซัมซุงได้แก่ 3D Cube-T ซึ่งใช้ TSV และการเชื่อมด้วยความร้อน และ 3D Cube-H ซึ่งอยู่ระหว่างการพัฒนาโดยใช้การเชื่อมทองแดงแบบไฮบริดไร้ปุ่ม นอกจากนี้ ซัมซุงยังคงวางตำแหน่ง I-Cube และ X-Cube เป็นส่วนหนึ่งของกลยุทธ์การผลิตชิปและหน่วยความจำที่ครอบคลุมมากขึ้น ดูภาพรวมการรวมระบบแบบเฮเทอโรจีนัสขั้นสูงของซัมซุงได้ที่นี่

คำถามที่ยังหาคำตอบไม่ได้ไม่ใช่ว่าเทคนิคเหล่านี้มีประโยชน์ทางเทคนิคหรือไม่ แต่เป็นว่าการผสมผสานแบบใดบ้างที่สามารถผลิตได้ในปริมาณมาก ในขนาดบรรจุภัณฑ์ที่ต้องการ ด้วยปริมาณ HBM ที่จำเป็น และในราคาที่ลูกค้าจะยอมรับได้

ภูมิศาสตร์กำลังกลายเป็นข้อกำหนดในการผลิต

การแข่งขันนี้ยังเกี่ยวข้องกับสถานที่ตั้งของแต่ละขั้นตอนการผลิตด้วย ห่วงโซ่อุปทานที่ยืดหยุ่นที่สุดไม่จำเป็นต้องเป็นห่วงโซ่ที่มีโรงงานผลิตมากที่สุด แต่เป็นห่วงโซ่ที่สามารถเชื่อมโยงการผลิตเวเฟอร์ การบรรจุภัณฑ์ วัสดุรองรับ หน่วยความจำ การทดสอบ อุปกรณ์ วัสดุ และบุคลากรด้านวิศวกรรมเข้าด้วยกันได้ โดยมีรอบเวลาและความเสี่ยงที่จัดการได้

หน้าเว็บปัจจุบันของ TSMC ในรัฐแอริโซนา ระบุว่า แผนการลงทุนในสหรัฐอเมริกาของบริษัทเติบโตขึ้นเป็น 265 พันล้านดอลลาร์สหรัฐ และรวมถึงโรงงานผลิตชิปตรรกะ (logic fab) 6 แห่ง โรงงานผลิตชิปบรรจุภัณฑ์ขั้นสูง (advanced-packaging facilities) 2 แห่ง และศูนย์วิจัยและพัฒนา (R&D center) โดยโรงงานผลิตชิปบรรจุภัณฑ์ขั้นสูงแห่งแรกจะเริ่มขั้นตอนการก่อสร้างในต้นปี 2026 ดูสรุปโครงการปัจจุบันของ TSMC ในรัฐแอริโซนา ได้ ที่นี่

เทคโนโลยีบรรจุภัณฑ์ขั้นสูงกำลังกลายเป็นประเด็นสำคัญในนโยบายอุตสาหกรรมของสหรัฐฯ เช่นกัน บริษัท Amkor เริ่มก่อสร้างวิทยาเขตบรรจุภัณฑ์และทดสอบในรัฐแอริโซนาในปี 2025 โดยแผนการลงทุนได้ขยายเป็น 7 พันล้านดอลลาร์ และคาดว่าจะเริ่มการผลิตในปี 2028 ในเดือนมิถุนายน 2026 บริษัท TSMC และ Amkor ได้ประกาศข้อตกลงความร่วมมือด้านบรรจุภัณฑ์และการทดสอบขั้นสูงในรัฐแอริโซนาเป็นระยะเวลา 10 ปี ดูประกาศความร่วมมือระหว่าง TSMC และ Amkor ได้ที่ นี่

ในระดับการวิจัยและพัฒนา กระทรวงพาณิชย์ของสหรัฐฯ ประกาศเมื่อเดือนกรกฎาคม 2569 ว่าจะให้คำมั่นสัญญาว่าจะลงทุนรวม 874 ล้านดอลลาร์สหรัฐ สำหรับการวิจัยห่วงโซ่อุปทานด้านการประมวลผล ซึ่งครอบคลุมถึงบรรจุภัณฑ์ขั้นสูง วัสดุพื้นฐาน วัสดุ โฟโตนิกส์ สถาปัตยกรรม และหน่วยความจำ ดูประกาศของ NISTประกอบ

ยุโรปกำลังดำเนินไปในเส้นทางที่แตกต่างออกไป สหภาพยุโรปได้เปิดสายการผลิตนำร่อง NanoIC ที่ imec ในเดือนกุมภาพันธ์ 2026 ซึ่งเป็นโครงการมูลค่า 2.5 พันล้านยูโร โดยได้รับการสนับสนุนทางการเงินจากสหภาพยุโรป 700 ล้านยูโร มุ่งเน้นไปที่เทคโนโลยีเซมิคอนดักเตอร์รุ่นใหม่ที่เหนือกว่า 2 นาโนเมตร ในระดับการวิจัยและพัฒนาใกล้เคียงกับระดับอุตสาหกรรม ส่วน FAMES ที่ CEA-Leti ซึ่งเปิดทำการในเดือนมกราคม 2026 นั้น มุ่งเน้นไปที่เทคโนโลยีพลังงานต่ำพิเศษ สิ่งอำนวยความสะดวกเหล่านี้ช่วยเสริมสร้างการเข้าถึงการวิจัยและการพัฒนาขั้นตอนการผลิต แต่ก็ไม่ได้หมายความว่าเป็นการประกาศสร้างโรงงานผลิตขนาดใหญ่แห่งใหม่ ดูประกาศ NanoIC ของคณะกรรมาธิการยุโรปเพิ่มเติมได้

จีนกำลังเร่งพัฒนาศักยภาพการผลิตและการบรรจุภัณฑ์เซมิคอนดักเตอร์ภายในประเทศ ในปี 2026 นโยบายระดับชาติของจีนยังคงให้การสนับสนุนด้านภาษีแก่บริษัทผู้ผลิตเซมิคอนดักเตอร์และบริษัทบรรจุภัณฑ์/ทดสอบขั้นสูงที่มีคุณสมบัติเหมาะสม ในขณะที่มาตรฐานการเชื่อมต่อชิปเล็ต 2.5D ระดับชาติมีผลบังคับใช้เมื่อวันที่ 1 มีนาคม 2026 มาตรการเหล่านี้แสดงให้เห็นถึงการพัฒนาอย่างต่อเนื่องของระบบนิเวศ แต่ไม่ได้สร้างสถานะการผลิตหรือความสามารถในการแข่งขันของกระบวนการล้ำสมัยใดๆ โดยเฉพาะ ดูประกาศนโยบายภาษีของ NDRC ปี 2026และมาตรฐานอินเทอร์เฟซชิปเล็ต 2.5D ระดับชาติ

อุปสรรคที่ยากที่สุดคือการก้าวเข้าสู่ส่วนต่อประสานผู้ใช้

การแข่งขันในรอบต่อไปจะตัดสินกันที่ส่วนต่อประสานระหว่างชิ้นส่วนและขั้นตอนการผลิตมากกว่าคุณสมบัติของชิ้นส่วนแต่ละชิ้นเพียงอย่างเดียว

• แบนด์วิดท์จากตรรกะไปยังหน่วยความจำ:การเพิ่มจำนวนสแต็ก HBM จะมีประโยชน์ก็ต่อเมื่อการกำหนดเส้นทาง ความสมบูรณ์ของสัญญาณ พื้นที่บรรจุภัณฑ์ และการจ่ายพลังงานสามารถปรับขนาดตามไปด้วยได้
• ความร้อน:การซ้อนชิปช่วยลดระยะทางไฟฟ้า แต่ก็อาจทำให้การระบายความร้อนทำได้ยากขึ้น การระบายความร้อนจึงกลายเป็นปัญหาของการออกแบบบรรจุภัณฑ์ ไม่ใช่แค่ปัญหาของตู้แร็คเซิร์ฟเวอร์เท่านั้น
• การทดสอบชิ้นส่วนอิเล็กทรอนิกส์ที่มีคุณภาพดี:แพ็กเกจที่ซับซ้อนอาจประกอบด้วยชิ้นส่วนอิเล็กทรอนิกส์ราคาแพงจำนวนมาก การทดสอบก่อนการประกอบจึงมีความสำคัญอย่างยิ่ง เพราะชิ้นส่วนที่ชำรุดเพียงชิ้นเดียวอาจทำลายมูลค่าของแพ็กเกจทั้งหมดได้
• แผ่นรองพื้นและตัวเชื่อมต่อ:แผ่นเวเฟอร์ลอจิกที่ทันสมัยที่สุดก็ไร้ประโยชน์หากไม่สามารถสร้างแพ็คเกจให้มีขนาด ความหนาแน่นของการเดินสาย ความเรียบ และปริมาตรตามที่ต้องการได้
• การเชื่อมต่อแบบไฮบริด:การเชื่อมต่อทองแดงโดยตรงกับทองแดงสามารถเพิ่มความหนาแน่นของการเชื่อมต่อและลดความยาวของการเชื่อมต่อได้ แต่ความสะอาดในการผลิต การจัดแนว ผลผลิต และความเครียดจากความร้อนจะยากขึ้น
• การจัดวางอุปกรณ์ออปติกแบบรวมศูนย์:การย้ายอุปกรณ์รับส่งสัญญาณออปติกให้ใกล้กับหน่วยประมวลผลมากขึ้น สามารถลดพลังงานและความหน่วงในการส่งข้อมูลได้ แต่ก็เป็นการเพิ่มขั้นตอนการผลิตอีกขั้นหนึ่งให้กับแพ็กเกจที่ซับซ้อนอยู่แล้ว

นี่คือเหตุผลที่การแข่งขันในอุตสาหกรรมเซมิคอนดักเตอร์ให้รางวัลแก่บริษัทต่างๆ มากขึ้นเรื่อยๆ ที่สามารถร่วมออกแบบทรานซิสเตอร์ ชิปเล็ต อินเทอร์เฟซหน่วยความจำ โครงสร้างบรรจุภัณฑ์ กระบวนการทดสอบ ระบบจ่ายพลังงาน และระบบระบายความร้อนได้ “ส่วนหลังบ้าน” ไม่ใช่ขั้นตอนสุดท้ายที่มีมูลค่าต่ำอีกต่อไปแล้ว สำหรับระบบ AI ขั้นสูง มันเป็นส่วนหนึ่งของสถาปัตยกรรม

น่าดูอะไรต่อไป

ข้อผิดพลาดที่ง่ายที่สุดคือการมองว่าการประกาศแผนงานทุกครั้งมีความเท่าเทียมกัน วิธีที่เหมาะสมกว่าคือการจัดลำดับหลักฐานจากง่ายไปยาก: เริ่มจากสาธิตเทคโนโลยีก่อน จากนั้นจึงเป็นการผลิตที่มีความเสี่ยง การทดสอบผลิตภัณฑ์กับลูกค้า การตรวจสอบคุณสมบัติการผลิต การผลิตในปริมาณมาก และสุดท้ายคือผลผลิตที่ยั่งยืนและเศรษฐศาสตร์การจัดส่ง

สำหรับการผลิตนั้น ต้องจับตาดูว่าตระกูล N2 ของ TSMC จะยังคงเพิ่มกำลังการผลิตต่อไปหรือไม่ อินเทลจะสามารถขยายการใช้งานกระบวนการผลิตตระกูล 18A ไปสู่ภายนอกได้กว้างขึ้นหรือไม่ ซัมซุงจะเปลี่ยนการลงทุนในกระบวนการผลิต 2 นาโนเมตรให้เป็นการผลิตในปริมาณมากอย่างยั่งยืนได้หรือไม่ และ Rapidus จะสามารถก้าวจากความสำเร็จในสายการผลิตนำร่องไปสู่การผลิตเชิงพาณิชย์ขนาดใหญ่ในปี 2027 ได้หรือไม่

สำหรับการบรรจุภัณฑ์ ให้พิจารณาขนาดบรรจุภัณฑ์ จำนวน HBM ระยะห่างของพันธะไฮบริด กลยุทธ์ของวัสดุรองรับ วิธีการทดสอบ ข้อจำกัดด้านความร้อน และความจุจริง การขยาย CoWoS ของ TSMC ระบบ EMIB/Foveros ขนาดใหญ่ขึ้นของ Intel งานด้านพันธะไฮบริดของ Samsung และการทดลอง RDL ระดับแผงของ Rapidus ล้วนชี้ไปในทิศทางเดียวกัน นั่นคือ ตัวบรรจุภัณฑ์เองมีขนาดใหญ่ขึ้น หนาแน่นขึ้น และมีลักษณะคล้ายระบบมากขึ้น

ในเชิงภูมิศาสตร์ ให้จับตาดูว่าการลงทุนใหม่จากสหรัฐฯ ญี่ปุ่น เกาหลี และยุโรป จะสร้างกลุ่มซัพพลายเออร์ที่ยั่งยืนด้วยตนเองหรือไม่ แทนที่จะเป็นเพียงโรงงานหลักที่แยกตัวโดดเดี่ยว โรงงานผลิตที่ไม่มีบรรจุภัณฑ์ วัสดุ ชิ้นส่วนอะไหล่ การทดสอบ แรงงานฝีมือ และการสนับสนุนด้านวิศวกรรมของลูกค้าอยู่ใกล้เคียง อาจยังคงเผชิญกับรอบเวลาการผลิตที่ยาวนานและการพึ่งพาที่ซ่อนเร้นอยู่

วิธีตรวจสอบว่าการเรียกร้องค่าเสียหายจากการแข่งขันชิปนั้นสมเหตุสมผลหรือไม่

ก่อนที่จะเชื่อพาดหัวข่าวเกี่ยวกับเทคโนโลยีชิป "ชั้นนำ" รุ่นใหม่ โปรดตรวจสอบความเป็นจริงอย่างรวดเร็ว:

• คำกล่าวอ้างนี้เกี่ยวกับต้นแบบ การผลิตที่มีความเสี่ยง หรือการผลิตในปริมาณมากหรือไม่?
• แหล่งข้อมูลระบุวันที่ผลิตจริงหรือระบุเพียงเป้าหมาย?
• เรากำลังเปรียบเทียบป้ายกำกับโหนดราวกับว่า "2nm" หมายถึงสิ่งเดียวกันในทุกโรงงานผลิตใช่หรือไม่? ไม่ใช่เช่นนั้น
• ประกาศนี้ครอบคลุมเฉพาะการผลิตเวเฟอร์หรือรวมถึงการบรรจุภัณฑ์ การรวมหน่วยความจำ และการทดสอบด้วยหรือไม่?
• มีการกล่าวถึงขนาดของแพ็คเกจ การรวม HBM ผลผลิต การจ่ายพลังงาน และความร้อน หรือกล่าวถึงเฉพาะความหนาแน่นของทรานซิสเตอร์เท่านั้น?
• โรงงานแห่งใหม่นี้เป็นโรงงานผลิตเชิงพาณิชย์ขนาดใหญ่ สายการผลิตนำร่องเพื่อการวิจัยและพัฒนา หรือเป็นสถานที่บรรจุภัณฑ์/ทดสอบหรือไม่?
• ตัวเลขการลงทุนนั้นได้รับการยืนยันแล้ว อยู่ระหว่างการก่อสร้าง หรือยังคงขึ้นอยู่กับสิ่งจูงใจและความต้องการในอนาคตหรือไม่?

หากการประกาศนั้นผ่านการตรวจสอบเหล่านั้นแล้ว ก็มีแนวโน้มที่จะแสดงถึงการเปลี่ยนแปลงที่มีนัยสำคัญในด้านความสามารถของเซมิคอนดักเตอร์มากกว่าที่จะเป็นเพียงเป้าหมายในแผนงานที่นำเสนอโดยปราศจากบริบทด้านการผลิต

การแข่งขันไม่ได้ตัดสินกันด้วยเวเฟอร์เพียงอย่างเดียวอีกต่อไปแล้ว

การแข่งขันระดับโลกด้านเซมิคอนดักเตอร์ยังคงวัดกันที่การสร้างทรานซิสเตอร์ที่ล้ำหน้าที่สุด แต่แค่นั้นไม่เพียงพออีกต่อไปแล้ว ปัญญาประดิษฐ์ (AI) ทำให้แบนด์วิดท์ของหน่วยความจำ ความหนาแน่นของการเชื่อมต่อ ขนาดบรรจุภัณฑ์ การทดสอบ ความร้อน และภูมิศาสตร์ของห่วงโซ่อุปทาน กลายเป็นสิ่งที่แยกไม่ออกจากการประมวลผล

ไต้หวันยังคงเป็นศูนย์กลางของระบบนิเวศการผลิตชิปและการบรรจุภัณฑ์ขั้นสูงที่เติบโตเต็มที่ที่สุด สหรัฐอเมริกากำลังสร้างขีดความสามารถด้านการผลิตชิปขั้นต้นและการบรรจุภัณฑ์ขั้นสูงขึ้นใหม่ในระดับที่ไม่เคยมีมาก่อน เกาหลีใต้กำลังผสานจุดแข็งด้านหน่วยความจำ ตรรกะ และการบรรจุภัณฑ์ ญี่ปุ่นกำลังพยายามกลับไปสู่เทคโนโลยีตรรกะชั้นนำพร้อมกับการสร้างระบบนิเวศชิปเล็ตที่เชื่อมต่อกัน ยุโรปกำลังขยายโครงสร้างพื้นฐานด้านการวิจัยและพัฒนาที่ใช้ร่วมกัน และจีนยังคงเสริมสร้างความแข็งแกร่งให้กับนโยบายการผลิตและการบรรจุภัณฑ์ภายในประเทศอย่างต่อเนื่อง

ดังนั้น การแข่งขันที่สำคัญที่สุดจึงไม่ใช่แค่ “2 นาโนเมตร เทียบกับ 2 นาโนเมตร” เท่านั้น แต่เป็นการแข่งขันเพื่อส่งมอบระบบที่สมบูรณ์และสามารถผลิตได้จริง ซึ่งประกอบด้วยตรรกะ หน่วยความจำ บรรจุภัณฑ์ พลังงาน ระบบระบายความร้อน การทดสอบ ผลผลิต และปริมาณการผลิตที่ล้ำสมัยไปพร้อมกัน